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445
|
// Test SSI
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// Test SSD
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// Test SLW
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L 3
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L 3
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L DW#16#188810F8
SRD 3
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L DW#16#80000000
SRD 32
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SRD 3
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L 3
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SRD
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// Test RLD
__STWRST
L DW#16#388830F0
RLD 3
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__STWRST
L DW#16#188810F0
RLD 3
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__ASSERT== __STW A0, 0
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__ASSERT== __STW OV, 0
__STWRST
L DW#16#00000001
RLD 32
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__STWRST
L DW#16#7FFFFFF0
RLD 3
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__STWRST
L 3
L DW#16#7FFFFFF0
RLD
__ASSERT== __ACCU 1, DW#16#FFFFFF83
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// Test RRD
__STWRST
L DW#16#388830FC
RRD 3
__ASSERT== __ACCU 1, DW#16#8711061F
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__STWRST
L DW#16#188810F8
RRD 3
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__ASSERT== __STW A0, 0
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__ASSERT== __STW OV, 0
__STWRST
L DW#16#80000000
RRD 32
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__ASSERT== __STW A0, 0
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__STWRST
L DW#16#0FFFFFFE
RRD 3
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__ASSERT== __STW A0, 0
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__STWRST
L 3
L DW#16#0FFFFFFE
RRD
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__ASSERT== __STW A0, 0
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__ASSERT== __STW OV, 0
// Test RLDA
__STWRST
L DW#16#388830F0
RLDA
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__STWRST
L DW#16#188810F0
RLDA
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__STWRST
L DW#16#80000000
RLDA
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__STWRST
L DW#16#7FFFFFF0
RLDA
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__STWRST
L STW
OW W#16#0080
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OW W#16#0020
T STW
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L DW#16#7FFFFFF0
RLDA
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__ASSERT== __STW OV, 0
// Test RRDA
__STWRST
L DW#16#388830FC
RRDA
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__STWRST
L DW#16#188810F8
RRDA
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__ASSERT== __STW A0, 0
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__ASSERT== __STW OV, 0
__STWRST
L DW#16#00000001
RRDA
__ASSERT== __ACCU 1, DW#16#00000000
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 1
__ASSERT== __STW OV, 0
__STWRST
L DW#16#0FFFFFFE
RRDA
__ASSERT== __ACCU 1, DW#16#07FFFFFF
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 0
__ASSERT== __STW OV, 0
__STWRST
L STW
OW W#16#0080
OW W#16#0040
OW W#16#0020
T STW
__ASSERT== __STW A1, 1
__ASSERT== __STW A0, 1
__ASSERT== __STW OV, 1
L DW#16#0FFFFFFE
RRDA
__ASSERT== __ACCU 1, DW#16#87FFFFFF
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 0
__ASSERT== __STW OV, 0
CALL SFC 46 // STOP CPU
|
