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581
582
|
// Test SSI
__STWRST
L DW#16#8888F0F0
SSI 3
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SSI 3
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L DW#16#88888000
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SSI 3
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L DW#16#91872334
SSI 0
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L 3
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SSI
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// Test SSD
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L DW#16#8888F0F4
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L DW#16#88888000
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// Test SLW
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L DW#16#888810F0
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L 3
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// Test SRW
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L DW#16#88888000
SRW 16
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L DW#16#88880FFE
SRW 3
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L DW#16#66549932
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L 3
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SRW
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L 0
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SRW
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// Test SLD
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L DW#16#388830F0
SLD 3
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L DW#16#188810F0
SLD 3
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__STWRST
L DW#16#00000001
SLD 32
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L DW#16#7FFFFFF0
SLD 3
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__STWRST
L DW#16#99378442
SLD 0
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__STWRST
L 3
L DW#16#7FFFFFF0
SLD
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__STWRST
L 0
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SLD
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__ASSERT== __STW OV, 0
// Test SRD
__STWRST
L DW#16#388830FC
SRD 3
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__STWRST
L DW#16#188810F8
SRD 3
__ASSERT== __ACCU 1, DW#16#0311021F
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 0
__ASSERT== __STW OV, 0
__STWRST
L DW#16#80000000
SRD 32
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__ASSERT== __STW A0, 0
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__STWRST
L DW#16#0FFFFFFE
SRD 3
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__STWRST
L DW#16#83425353
SRD 0
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__STWRST
L 3
L DW#16#0FFFFFFE
SRD
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__STWRST
L 0
L DW#16#11234992
SRD
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// Test RLD
__STWRST
L DW#16#388830F0
RLD 3
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L DW#16#188810F0
RLD 3
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__STWRST
L DW#16#00000001
RLD 32
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__STWRST
L DW#16#7FFFFFF0
RLD 3
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__STWRST
L DW#16#31244235
RLD 0
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__STWRST
L 3
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RLD
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__STWRST
L 0
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RLD
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// Test RRD
__STWRST
L DW#16#388830FC
RRD 3
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__STWRST
L DW#16#188810F8
RRD 3
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__STWRST
L DW#16#80000000
RRD 32
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__STWRST
L DW#16#0FFFFFFE
RRD 3
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__STWRST
L DW#16#91233473
RRD 0
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__ASSERT== __STW A1, 0
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__STWRST
L 3
L DW#16#0FFFFFFE
RRD
__ASSERT== __ACCU 1, DW#16#C1FFFFFF
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 1
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__STWRST
L 0
L DW#16#29984445
RRD
__ASSERT== __ACCU 1, DW#16#29984445
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 0
__ASSERT== __STW OV, 0
// Test RLDA
__STWRST
L DW#16#388830F0
RLDA
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__ASSERT== __STW A1, 0
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__STWRST
L DW#16#188810F0
RLDA
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__STWRST
L DW#16#80000000
RLDA
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__STWRST
L DW#16#7FFFFFF0
RLDA
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__STWRST
L STW
OW W#16#0080
OW W#16#0040
OW W#16#0020
T STW
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L DW#16#7FFFFFF0
RLDA
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// Test RRDA
__STWRST
L DW#16#388830FC
RRDA
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__STWRST
L DW#16#188810F8
RRDA
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__STWRST
L DW#16#00000001
RRDA
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__STWRST
L DW#16#0FFFFFFE
RRDA
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__STWRST
L STW
OW W#16#0080
OW W#16#0040
OW W#16#0020
T STW
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L DW#16#0FFFFFFE
RRDA
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__ASSERT== __STW OV, 0
CALL SFC 46 // STOP CPU
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